Oltre alle società EDA, IP e SoC, il DAC di quest'anno si è distinto per il numero di enti industriali che promuovevano la loro particolare marca di tecnologia e stabilivano standard che l'industria dovrebbe seguire.

Accellera , il corpo che promuoveva standard di progettazione, modellazione e verifica a livello di sistema, era collegato a molte delle aziende leader del settore, con annunci relativi agli standard EDA e IP.

La missione di Accellera è fornire un linguaggio di piattaforma per migliorare la progettazione, la verifica e la produttività dei prodotti elettronici, ha affermato Lu Dai, senior director of engineering di Qualcomm e Accellera chair all'annuncio del Portable Test and Stimulus Standard (PSS) 1.0 che è stato approvato dall'organizzazione.

La specifica, disponibile per il download gratuito, consente all'utente di specificare l'intento e i comportamenti di verifica una sola volta e di utilizzarli su più implementazioni e piattaforme.

Il nuovo standard è immediatamente disponibile per Scaricare gratuito.

Una singola rappresentazione di stimoli e scenari di test per il test SoC e le metriche di copertura per la verifica hardware e software può essere utilizzata da molti utenti attraverso diversi livelli di integrazione e sotto diverse configurazioni per generare simulazione, emulazione, prototipazione FPGA e implementazioni post-silicio.

Dai ritiene che lo standard avrà un "profondo impatto" sul settore, poiché sposta l'attenzione dalla verifica a livello di sistema e aumenta la produttività dei progettisti grazie alla possibilità di utilizzare una specifica di test che è portatile su più piattaforme per la progettazione e la verifica.

Lo standard definisce un linguaggio specifico del dominio e accompagna dichiarazioni di classi C ++ semanticamente equivalenti e crea una singola rappresentazione di stimoli e scenari di test basati su linguaggi di programmazione orientati agli oggetti, linguaggi di verifica dell'hardware e linguaggi di modellazione comportamentale. Il risultato può essere utilizzato dall'intero team di progettazione, dalle discipline di verifica, test e progettazione e in diverse configurazioni e selezionare gli strumenti migliori da diversi fornitori per i requisiti di verifica. Lo standard utilizza costrutti nativi per flusso di dati, simultaneità e sincronizzazione, requisiti di risorse e stati e transizioni.

Al DAC, Cadenza ha annunciato che è Perspec System Verifier lo strumento di progettazione supporta lo standard Portable Test e Stimulus. Parte di Verifier suite di strumenti, automatizza le chiusure di copertura SoC automobilistiche, mobili e server, e si afferma inoltre che migliori la produttività del test a livello di sistema di un fattore 10.

Perspec System Verifier fornisce un approccio astratto basato su modelli per la definizione dei casi di utilizzo SoC dal modello PSS e utilizza diagrammi di attività UML (Unified Modeling Language) per visualizzare i test generati.

I test Perspec System Verifier sono ottimizzati per ogni strumento della Verification Suite, tra cui Cadence Xcelium Parallel Logic Simulation, Palladium Z1 Enterprise Emulation Platform e Protium S1 FPGA basata su piattaforma di prototipazione. Lo strumento si integra inoltre con la piattaforma di vManager Metric-Driven Signoff dell'azienda per supportare la nuova copertura del caso d'uso nel PSS. Genera test che possono utilizzare Verification IP (VIP), in modo che il contenuto della verifica possa essere riutilizzato tramite la metodologia PSS, per accelerare la verifica del SoC.

È un'altra società che supporta il PSS Mentore. La società, la sua prossima versione dello strumento InFact, supporterà lo standard. (La società ha donato la propria tecnologia inFact all'organizzazione nel 2014 ed è la base dello standard, afferma l'azienda.)

Ritiene che il PSS aumenterà l'adozione stimolo portatile in un uso più ampio e tradizionale e aiutare gli ingegneri IC a collaborare in modo efficiente nella progettazione di prodotti per mercati nuovi ed emergenti, come l'intelligenza artificiale (AI), la comunicazione wireless 5G e la guida autonoma.

Questo inFact utilizza tecniche di machine learning e data mining per aumentare la produttività fino a un fattore 40, afferma Mentor, e in più fasi dello sviluppo di IC. I progettisti possono completare le prestazioni e l'analisi della potenza a livello di IC, i tecnici di verifica possono raggiungere livelli più elevati di copertura in meno tempo, mentre i tecnici di convalida possono integrare completamente l'hardware e il software ei tecnici di test possono analizzare e ottimizzare i loro ambienti di test di regressione, ha spiegato Mark Olen, responsabile del gruppo di marketing del prodotto, divisione Mentor IC Verification Solutions.

La società ha perfezionato lo strumento per conformarsi al PSS man mano che si evolve e ha aggiunto l'apprendimento automatico della classificazione applicata alla sua tecnologia inFact basata su grafici per consentire il targeting di scenari non ancora verificati. Ciò accelera il raggiungimento degli obiettivi di copertura a livello di blocco IP e aumenta l'utilità dei test bare metal a livello di IC. Lo strumento apprende da ogni scenario successivo durante la simulazione o l'emulazione.

L'applicazione della tecnologia di data mining estende l'applicazione dello stimolo portatile oltre la verifica. Consente allo strumento di raccogliere e correlare l'attività a livello di transazione per caratterizzare i parametri di prestazione di progettazione IC, come efficienza di routing del tessuto e larghezza di banda, latenza a livello di sistema, coerenza della cache, efficienza dell'arbitrato, esecuzione fuori servizio e prestazioni opcode. Può anche analizzare e ottimizzare ambienti di test di regressione, per evitare la necessità di cicli di simulazione ed emulazione.

Lo strumento può essere utilizzato per generare scenari di test UVV SystemVerilog per copertura funzionale a livello di blocco IP con il simulatore di Microsoft, quindi riutilizzare gli scenari di test per generare test C / C ++ per la generazione di traffico a livello di verifica IC con l'emulatore Veloce dell'azienda . Può anche essere utilizzato per generare codice assembly a livello di sistema per la verifica dell'insieme di istruzioni e scenari C / C ++ per l'esplorazione architettonica con il sistema di prototipazione virtuale di Vista. Se utilizzato con il set di strumenti di sintesi di alto livello Catapult di Mentor, può generare scenari C / C ++ prima e test RTL dopo, sintesi comportamentale.